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第三章 同步电路与跨时钟电路设计

3.1 亚稳态

同步电路

由统一的全局时钟控制

  • 优点:
    • 保证时序收敛,避免竞争冒险
    • 减少毛刺、噪声影响
  • 缺点:
    • 时钟偏斜 skew
    • 时钟抖动 jitter
    • 时钟树综合,加入大量延迟单元,增加了功耗和面积

异步电路

没有统一的全局时钟,数据传输可在任何时候发生