分类目录归档:数字逻辑

第三章 同步电路与跨时钟电路设计

3.1 亚稳态

同步电路

由统一的全局时钟控制

  • 优点:
    • 保证时序收敛,避免竞争冒险
    • 减少毛刺、噪声影响
  • 缺点:
    • 时钟偏斜 skew
    • 时钟抖动 jitter
    • 时钟树综合,加入大量延迟单元,增加了功耗和面积

异步电路

没有统一的全局时钟,数据传输可在任何时候发生

正则表达式简介

简介

Regular expression,缩写“regex”或“regexp”。用于字符串的抽象匹配,使字符串处理更加高效。

元字符

元字符描述.句号匹配任意单个字符除了换行符。[ ]字符种类。匹配方括号内的任意字符。[^ ]否定的字符种类。匹配除了方括号里的任意字符*匹配&gt[……]

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HDLBits 刷题总结

前言

HDLBits 上的题目简单刷了一遍,自己验证过答案的源码已经汇总至 Github ,这篇博客把主要知识点再梳理一遍。
给这个Verilog的在线刷题网站给出好评,简介易用、层层铺垫,循序渐进,对于Verilog基础语法和数字逻辑的学习有很大帮助。

1. Getting Star[……]

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Building Larger Circuits ( from HDLBits )

前言

通过一些简单的例子,练习完常见的组合逻辑(combinational logic)和时序逻辑(sequential logic)电路,以及了解了有限状态机(finite state machines)的概念之后,作者安排了构造更大的电路。
刷题网站: HDLBits
题目路径: HDLBit[……]

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几道有趣的HDL题目(from HDLBits)

前言

最近发现了一个Verilog刷题的好网站 HDLBits,如果本科学习数字逻辑或者复杂数字系统时,能够知道这个网站就好了。久疏Verilog,从头开始恢复一下coding的能力,目前刷到了这几道有趣的题目。
题目路径: HDLBits →Circutis→More Circutis

[……]

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