第二章高质量VerilogHDL 描述方法

2.1 可综合描述原则

Verilog是硬件描述语言（hardware description language, HDL）

HDL具有硬件设计的基本概念

互联 connectivity
并发 concurrency
时间 time

可综合语法

always
if-else
case
assign

硬件电路结构

典型描述电路结构备注单if-else多路选择器先加后选、先选后加单if-else if-else if…多路选择器无优先级判断多if级联多路选择器最后一级具有最高优先级（不推荐）
分配给具有最大延迟的关键信号case译码器条件互斥；无优先级；[……]

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第一章概述（芯动力——硬件加速设计方法）

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前言

本系列记录 MOOC 上的课程学习记录芯动力——硬件加速设计方法

1.1 概述

产业链

Foundry
Fabless
EDA
Design Service
IP vender
IDM

数字芯片设计流程图

小测验

作业

1 将RTL代码转为网表是哪个阶段？

逻辑综合

2 布局布线阶段的需要输入的设计文件是代码还是网表？

网表

3 功能验证阶段通常有哪些EDA工具？

Modelsim，VCS，NC-verilog

4 Synopsys、Cadence两家的仿真验证工具、逻辑综合工具、形式验证工具、布[……]

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正则表达式练习 from regexone

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一些来自于regexone的正则表达式练习

Problem 1: Matching a decimal numbers

At first glance, writing a regular expression to match a number should be easy right?

We have the \d special character to match any digit, and all we need to do is match the decimal point right? For simple numbe[……]

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正则表达式简介

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简介

Regular expression，缩写“regex”或“regexp”。用于字符串的抽象匹配，使字符串处理更加高效。

元字符

元字符描述.句号匹配任意单个字符除了换行符。[ ]字符种类。匹配方括号内的任意字符。[^ ]否定的字符种类。匹配除了方括号里的任意字符*匹配>=0个重复的在*号之前的字符。+匹配>=1个重复的+号前的字符。?标记?之前的字符为可选.{n,m}匹配num个大括号之前的字符或字符集 (n <= num <= m).(xyz)字符集，匹配与 xyz 完全相等的字符串.|或运算符，匹配符号前或后的字符.\转义字符,用于匹配一些[……]

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辛丑牛年新春快乐

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今天已经正月初七了，恰逢雨水节气，给大家拜个晚年。

回顾前几年的寒假：2018年从科大回来的寒假被老师喊到所里工作了两个礼拜，寒假既不完整也不开心；2019年正常放了20天，但是前前后后都在干活感觉很累，趁着假期刷了jojo；2020年疫情爆发导致了一个超长的假期。今年2月5号回来，预定了25号的票，也整整是20天假期。

春走亲访友，同辈中催婚压力已经转移到了我的头上，然而尚可用还在念书进行辩解。但是博士研究生阶段既像是念书，却又不完全是。偷偷懒划划水，假期竟然还能维持在20天左右；但是工资微薄也远离业界，仿佛打了一份注定会失业的零工。表哥们都已结婚，结婚之后就是一个新的家庭，小孩[……]

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MOOC 哈工大计算机网络期末考试

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2020年秋，参加了哈尔滨工业大学计算机网络的mooc，两位老师一位铿锵有力一位娓娓道来，把这部分知识大纲过了一遍，期末考试题目如下。

本次得分为：76.50/100.00, 本次测试的提交时间为：2020-12-05。

1单选(2分)

假设网络无差错、无数据丢失，利用缺省模式的HTTP 1.1协议，传输一个引用10个小JPEG图像的Web页大约需要的时间为得分/总分

A.约3个RTT2.00/2.00
B.约11个RTT
C.约22个RTT
D.约12个RTT

正确答案：A你选对了

2单选(2分)

一个DNS资源记录(RR)为(www.haha[……]

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MOOC 苏州大学操作系统期末考试

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2020年秋，参加了苏州大学操作系统的mooc，主要是照本宣科，把这部分知识大纲过了一遍，期末考试客观题和主观题如下。

本次得分为：178.75/200.00, 本次测试的提交时间为：2020-12-28。

1单选(5分)

在请求分页系统中，在内外存之间进行数据交换的单位是（）。得分/总分

A.进程
B.代码段
C.页5.00/5.00
D.指令

正确答案：C你选对了

2单选(5分)

在一个不采用TLB的段页式存储系统中，访问一个内存中的数据，需要访问内存（）次。得分/总分

A.2
B.10.00/5.00
C.3
D.4

正确答案：C你错选为B

[……]

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HDLBits 刷题总结

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前言

把 HDLBits 上的题目简单刷了一遍，自己验证过答案的源码已经汇总至 Github ，这篇博客把主要知识点再梳理一遍。
给这个Verilog的在线刷题网站给出好评，简介易用、层层铺垫，循序渐进，对于Verilog基础语法和数字逻辑的学习有很大帮助。

1. Getting Started

该网站旨在数字逻辑的教学，使用硬件描述语言Verilog HDL进行编码，提供编译（逻辑综合）和仿真环境。

本节作为开始章节，是两道非常简单的题目，使用assign进行置一和置零。

介绍了两种Verilog不同标准的端口声明形式，两者等价。

2. Verilog[……]

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Finite State Machines (from HDLBits)

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前言

这篇博客主要来借助HDLBits上的几道题目谈一谈有限状态机。
刷题网站: HDLBits
题目路径: HDLBits →Circutis→Finite State Machines

分类：
1. Moore，输出只和当前状态有关，f=(state)
2. Mealy，输出与当前状态以及输入有关，f=(state,input)
三段式状态机（状态转化、状态更新、状态输出）；
独热码状态机；
根据状态转换图、状态表，设计有限状态机。

Moore和Mealy可以互相转换，一般推荐Moore，组合逻辑输出时不用考虑输入，做法是将Mealy有不同输出的单一状态分为两个状态。

下面挑选了五[……]

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Building Larger Circuits ( from HDLBits )

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前言

通过一些简单的例子，练习完常见的组合逻辑（combinational logic）和时序逻辑（sequential logic）电路，以及了解了有限状态机（finite state machines）的概念之后，作者安排了构造更大的电路。
刷题网站: HDLBits
题目路径: HDLBits →Circutis→Building Larger Circuits

1. Counter with period 1000

Build a counter that counts from 0 to 999, inclusive, with a period of 1000 c[……]

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My ignorance

Better to run than curse the road

第二章高质量VerilogHDL 描述方法

2.1 可综合描述原则

第一章概述（芯动力——硬件加速设计方法）

前言

1.1 概述

小测验

作业

正则表达式练习 from regexone

Problem 1: Matching a decimal numbers

正则表达式简介

简介

元字符

辛丑牛年新春快乐

MOOC 哈工大计算机网络期末考试

MOOC 苏州大学操作系统期末考试

HDLBits 刷题总结

前言

1. Getting Started

2. Verilog[……]

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Finite State Machines (from HDLBits)

前言

Building Larger Circuits ( from HDLBits )

前言

1. Counter with period 1000

2.1 可综合描述原则

前言

1.1 概述

小测验

作业

Problem 1: Matching a decimal numbers

简介

元字符

前言

1. Getting Started

2. Verilog[……] 继续阅读

前言

前言

1. Counter with period 1000

2. Verilog[……]

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