2.1 可综合描述原则
Verilog是硬件描述语言(hardware description language, HDL)
HDL具有硬件设计的基本概念
- 互联 connectivity
- 并发 concurrency
- 时间 time
可综合语法
- always
- if-else
- case
- assign
硬件电路结构
典型描述电路结构备注单if-else多路选择器先加后选、先选后加单if-else if-else if…多路选择器无优先级判断多if级联多路选择器最后一级具有最高优先级(不推荐)
分配给具有最大延迟的关键信号case译码器条件互斥;无优先级;[……]