Labview实践(一)

作为电子的本科生,使用编程控制软硬件是基础的实践之一,最近因为课题组需要,使用labview编程实现了自动化的偏振测试。回顾一下其中设计的知识点。

硬件是Thorlabs ELL14K旋转安装座套件,用来安装波片或偏振片。有自带GUI的Elliptec系统软件。使用标准串口通信协议,所以直接在VISA资源中配置了串口并调用,参考protocol manual实现归零、方向、步长设置、单步转动等操作。

坐标(角度)采用32位2进制补码,使用DBL精度。最高位为0,为正数,正数的原码=补码;最高位为1,为负数,补码与2^32(=4294967296)相减得到原码。

然后和原有测试[……]

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第五章 静态时序分析

5.1 静态时序分析入门

参考书:
Bhasker J, Chadha R. Static timing analysis for nanometer designs: A practical approach[M]. Springer Science & Business Media, 2009. 第八章
Synopsys manual

概述

什么是静态时序分析?——分析电路是否满足时序约束

特点

  1. 无需仿真(运行快)
  2. 只检查时序,不检查功能
  3. 无需测试向量

回顾芯片设计流程

非常重要的sign off 工具

Event Driven Timi[……]

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五月雨

五月雨(さみだれ),意思是阴历五月开始的梅雨。

最近天气连绵阴雨,偶见阳光普照,在晴和雨的交替中,天气却越发的感觉凉。

今天是阴历四月十二,小满节气也过,心情反复,想到了火影中的这首配乐。

第一次出现大概是在疾风传自来也之死,虽然是虚拟的人物,但是死亡是真实的。

网络空间流传着名人的讣告,吊唁,死亡对于人类是真实的。

经历了身边的死亡,看见过远处的死亡,那是一个必定到来的结局。

珍惜在那之前的时光。

[……]

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第四章 逻辑综合

4.1 逻辑综合概述和基本知识

需要掌握:

  1. 为什么要
  2. 基本原理
  3. 提供哪些文件
  4. 施加哪些约束
  5. 产生哪些结果

回顾设计流程

概述

  1. 将行为描述的RTL(HDL语言) 转换到 基于工艺库的门级网表的过程
  2. 工具,Design Compiler(Synopsys)
  3. 决定电路门级结构、时序和面积的平衡、时序和功耗的平衡、增强电路的测试性

三个阶段

synthesis 逻辑综合 = translation 转译 + optimization 优化 + mapping 映射

设计对象 Design Object

  • Design:待综合的整个对象
  • Port:最外部的端[……]

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《他改变了中国》摘录

相比于《邓小平时代》,这一本可以说是较薄的小册子了,红色的封面更多见于群聊表情包。但依旧是一本西方人写给西方人的书,在kindle利用高铁路途的时间读完了这本讲述主席的书。内容相对单薄,视野聚焦于个人,行文较为朴素,记录了离我们的一段历史。以下是一些摘录。

引言 江泽民的经历

自1989年以来,库恩博士(作者)应国家科学技术委员会之邀来到中国,一直担任中国国家部委、机构、企业和大公司顾问。

毛主席统一中国,邓小平变革中国,江泽民使中国成为世界舞台上一个主要大国。

江写道:“我谨代表中国政府和人民,向你并通过你,向美国政府和人民表示深切的慰问,并对死难者表示哀悼。中国政府[……]

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《邓小平时代》摘录

最近读了傅高义著、冯克利译的《邓小平时代》,以详实的文献资料介绍了邓小平的一生,也以一种视角梳理了1977至1992年期间的往事。这是一本外国人写给西方的书,作为中国近现代的一部分,亲身经历的长辈们应该更加熟悉。我试图通过阅读了解这一部分的故事,补充一点历史知识,做了一些文摘。全书包括24各章节,分别以时间顺序列出相关事件。

人的寿命是有限的,对于出生之前出现的事物,通常认为是理所当然的,但任何事物的发展都有其历史的局限。

0 导言

一些大胆的干部认为,造成这些问题的真正根源正是毛泽东本人,但是邓小平认为,过去20年的失败不能全归罪于一人,用他的话说,“我们大家都有份”。毛确[……]

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第三章 同步电路与跨时钟电路设计

3.1 亚稳态

同步电路

由统一的全局时钟控制

  • 优点:
    • 保证时序收敛,避免竞争冒险
    • 减少毛刺、噪声影响
  • 缺点:
    • 时钟偏斜 skew
    • 时钟抖动 jitter
    • 时钟树综合,加入大量延迟单元,增加了功耗和面积

异步电路

没有统一的全局时钟,数据传输可在任何时候发生

  • 优点:
    • 模块化
    • 对信号延迟不敏感
    • 没有skew问题
    • 潜在高性能
    • 电磁兼容性
    • 低功耗特性
  • 缺点:
    • 设计复杂
    • 缺少EDA工具的支持
    • 在VLSI中应避免

时钟域

相对于时钟源点而言,即从同一个PLL中产生。

亚稳态

指触发器无法在规定的时间段内达到可确认的状态
无法预测该单元的输出电平,也无法预测何时才能稳定在某个正[……]

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第二章 高质量VerilogHDL 描述方法

2.1 可综合描述原则

Verilog是硬件描述语言(hardware description language, HDL

HDL具有硬件设计的基本概念

  1. 互联 connectivity
  2. 并发 concurrency
  3. 时间 time

可综合语法

  1. always
  2. if-else
  3. case
  4. assign

硬件电路结构

典型描述电路结构备注单if-else多路选择器先加后选、先选后加单if-else if-else if…多路选择器无优先级判断多if级联多路选择器最后一级具有最高优先级(不推荐)
分配给具有最大延迟的关键信号case译码器条件互斥;无优先级;[……]

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第一章 概述(芯动力——硬件加速设计方法 )

前言

本系列记录 MOOC 上的课程学习记录 芯动力——硬件加速设计方法

1.1 概述

产业链

  1. Foundry
  2. Fabless
  3. EDA
  4. Design Service
  5. IP vender
  6. IDM

数字芯片设计流程图

小测验

作业

1 将RTL代码转为网表是哪个阶段?

逻辑综合

2 布局布线阶段的需要输入的设计文件是代码还是网表?

网表

3 功能验证阶段通常有哪些EDA工具?

Modelsim,VCS,NC-verilog

4 Synopsys、Cadence两家的仿真验证工具、逻辑综合工具、形式验证工具、布[……]

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